목차
Chapter 01 컴퓨터 시스템의 기초 = 13
1.1 컴퓨터의 개요 = 14
1.2 컴퓨터의 구성 요소 = 16
1.2.1 하드웨어 = 16
1.2.2 소프트웨어 = 20
1.3 컴퓨터의 분류 = 22
1.3.1 데이터 형태에 의한 분류 = 22
1.3.2 컴퓨터 성능에 의한 분류 = 23
1.3.3 컴퓨터의 규모에 의한 분류 = 25
1.4 컴퓨터의 발달과정 = 26
1.4.1 최초의 자동 계산기 = 27
1.4.2 근대 컴퓨터 = 27
1.4.3 컴퓨터의 발전 과정 = 29
1.4.4 Intel Microprocessor = 34
1.5 집적 회로 = 36
1.5.1 TTL = 37
1.5.2 ECL = 38
1.5.3 MOS = 39
1.5.4 CMOS = 40
Chapter 02 데이터의 표현 = 47
2.1 수의 진법 변환 = 48
2.1.1 진법 변환 = 48
2.1.2 진법 연산 = 52
2.2 수치 데이터의 표현 = 56
2.2.1 고정 소수점 표현 = 56
2.2.2 10진수 데이터 = 57
2.2.3 부동 소수점 표현 = 59
2.3 문자 데이터의 표현 = 60
2.3.1 BCD 코드 = 60
2.3.2 3-초과 코드 = 61
2.3.3 그레이 코드 = 62
2.3.4 알파뉴메릭 코드 = 63
2.3.5 ASCII 코드 = 64
2.3.6 에러 검출의 코드 = 65
Chapter 03 디지털 논리 회로 = 75
3.1 디지털 논리 게이트 = 76
3.1.1 인버터와 버퍼의 배치 드라이브 = 77
3.1.2 AND 게이트와 NAND 게이트 = 77
3.1.3 OR 게이트와 NOR 게이트 = 78
3.1.4 XOR 게이트와 XNOR 게이트 = 79
3.1.5 3-상태 버퍼와 배치 드라이브 = 80
3.2 부울 대수와 함수 = 83
3.2.1 부울 대수의 가설 = 84
3.2.2 부울 대수의 규칙 = 84
3.2.3 부울 함수의 표현 = 86
3.2.4 부울 함수의 간소화 = 87
3.2.5 콘센서스 정리 = 88
3.2.6 함수의 보수 = 89
3.3 부울 함수의 정형과 표준형 = 90
3.3.1 최소항과 최대항 = 90
3.3.2 곱의 합형 = 92
3.3.3 합의 곱형 = 93
3.3.4 최소항과 최대항의 관계 = 93
3.4 논리 회로의 간소화 = 95
3.4.1 카르노 맵 = 95
3.4.2 무관 조건 = 100
3.4.3 XOR와 XNOR 게이트 관계 = 102
3.5 조합 논리 회로 = 103
3.5.1 조합 논리 회로의 해석 = 104
3.5.2 조합 논리 회로의 설계 = 107
3.5.3 디코더와 인코더 = 112
3.5.4 멀티플렉서 = 118
3.5.5 멀티플렉서를 사용한 조합 논리 회로 구현 = 119
3.5.6 디멀티플렉서 = 126
3.5.7 MUX와 DEMUX의 조합 논리 = 127
3.6 순차 논리 회로 = l28
3.6.1 플립플롭 = 129
3.6.2 순차 논리 회로의 해석 = 136
3.6.3 순차 논리 회로의 설계 = 141
Chapter 04 기억 장치 = 151
4.1 개요 = 152
4.1.1 기억 장치의 계층 구조 = 152
4.1.2 액세스 방법에 의한 분류 = 155
4.1.3 기억의 보전성에 의한 분류 = 156
4.1.4 기억 장치의 대역폭 = 157
4.2 주 기억 장치 = 158
4.2.1 주 기억 장치의 동작 = 158
4.2.2 주 기억 장치의 종류 = 161
4.3 보조 기억 장치 = 167
4.3.1 자기 테이프 = 168
4.3.2 자기 디스크 = 169
4.3.3 CD-ROM = 172
4.3.4 자기 드럼 = 173
4.4 고성능 기억 장치 = 174
4.4.1 캐시 메모리 = 174
4.4.2 가상 기억 장치 = 177
4.5 연상 기억 장치 = 183
4.6 기억 장치 인터리빙 = 186
4.6.1 상위 인터리빙 = 188
4.6.2 하위 인터리빙 = 189
4.6.3 혼합 인터리빙 = 190
Chapter 05 중앙 처리 장치 = 197
5.1 중앙 처리 장치의 기본 구조 = 198
5.1.1 범용 레지스터 = 199
5.1.2 특수 레지스터 = 201
5.1.3 명령어 수행 = 203
5.2 레지스터 전송 = 207
5.2.1 직렬 전송 = 208
5.2.2 병렬 전송 = 209
5.2.3 명령어 형식 = 218
5.2.4 주소 지정 방식 = 224
5.3 데이터 전송을 위한 간단한 컴퓨터 설계 = 231
5.4 RISC과 CISC = 235
5.5 파이프 라인 = 239
Chapter 06 연산 장치 = 247
6.1 개요 = 248
6.2 연산 장치의 구성 요소 = 248
6.2.1 산술 연산 장치 = 249
6.2.2 논리 연산 장치 = 259
6.2.3 시프터 레지스터 = 260
6.3 처리기 = 261
6.3.1 레지스터 구조 처리기 = 261
6.3.2 스크래치 패드 구조 처리기 = 264
6.4 기타 연산 장치 = 264
6.4.1 승산 = 264
6.4.2 배열 승산기 = 266
6.4.3 제산 = 268
6.4.4 비수치 연산 = 269
Chapter 07 제어 장치 = 279
7.1 제어 장치의 구성 = 280
7.2 마이크로 오퍼레이션과 마이크로 사이클 = 282
7.2.1 마이크로 오퍼레이션(micro operation) = 282
7.2.2 마이크로 오퍼레이션의 제어 기능 = 284
7.2.3 마이크로 사이클 = 285
7.3 메이저 상태 = 286
7.3.1 메이저 상태와 타이밍 상태 = 286
7.3.2 인출 사이클(fetch cycle) = 289
7.4 제어 장치 구현 = 294
7.4.1 상태 플립플롭 제어 방식 = 294
7.4.2 순차 레지스터와 디코더 제어 방식 = 295
7.4.3 PLA 제어 방식 = 296
7.4.4 마이크로 프로그램 제어 방법 = 296
7.5 마이크로 명령어 = 297
7.6 주소 순서기 = 299
7.6.1 주소 순서기(address sequencing) = 299
7.6.2 명령어 해독기 = 3Ol
7.7 연산 제어 장치 설계 = 3O2
7.7.1 가／감산기 분석 = 302
7.7.2 가／감산기 알고리즘 = 303
7.7.3 가／감산기 제어 신호 = 304
7.8 간단한 컴퓨터 설계 = 31O
Chapter 08 인터럽트 = 323
8.1 인터럽트의 필요성 = 324
8.2 인터럽트 체제와 동작 원리 = 326
8.2.1 인터럽트 요청 = 326
8.2.2 인터럽트 처리 = 330
8.2.3 인터럽트 취급 루틴 = 335
8.3 우선 순위 인터럽트 체제 = 342
8.3.1 단일 회선 인터럽트 체제의 우선 순위 = 343
8.3.2 다중 회선 인터럽트 체제의 우선 순위 = 346
Chapter 09 입／출력 장치 = 353
9.1 입／출력 장치 개요 = 354
9.2 입／출력 모듈 = 356
9.3 입／출력 주소 지정 = 357
9.3.1 주 기억 장치 사상 입／출력 = 357
9.3.2 고립형 입／출력 = 358
9.4 입／출력 방법 = 359
9.4.1 프로그램에 의한 입／출력 = 359
9.4.2 인터럽트 처리에 의한 입／출력 = 363
9.4.3 DMA 제어기를 사용한 입／출력 = 364
9.4.4 채널 입／출력 = 367
9.4.5 입／출력 전용 컴퓨터에 의한 입／출력 = 370
9.5 입／출력 인터페이스 종류 = 371
9.5.1 데이터 전송 방식에 의한 분류 = 371
9.5.2 동기 방식에 의한 분류 = 374
9.5.3 전송 방향에 의한 분류 = 375
9.5.4 외부 입／출력 버스 방식 = 375
Chapter 10 시스템 버스와 I／O 버스 = 383
10.1 시스템 버스 = 384
10.1.1 시스템 버스의 조직 = 384
10.1.2 시스템 버스의 기본 동작 = 387
10.1.3 시스템 버스의 중재 = 389
10.2 I／O 버스 = 392
10.2.1 I／O 버스 = 392
10.2.2 입／출력 버스의 종류 = 393
10.2.3 SCSI = 400
10.2.4 칩셋 = 403
Chapter 11 병렬처리 컴퓨터 = 411
11.1 병렬처리 개요 = 412
11.2 병렬처리 방법 = 414
11.2.1 단일 프로세서 시스템에서의 병렬성 = 414
11.2.2 멀티 프로세서 시스템에서의 병렬성 = 415
11.3 병렬처리 컴퓨터의 분류 = 415
11.3.1 Flynn의 분류 = 415
11.3.2 Shore의 분류법 = 417
11.3.3 Feng의 분류 = 418
11.4 벡터 프로세서 구조 = 419
11.5 배열 프로세서의 구조 = 420
11.6 다중 프로세서 시스템 구조 = 422
11.6.1 공유-기억장치 시스템 구조 = 423
11.6.2 분산-기억장치 시스템구조 = 428
11.7 향상된 프로세서 구조 = 435
11.7.1 슈퍼스칼라 구조 = 435
11.7.2 VLIW 구조 = 437
11.7.3 슈퍼파이프라인 구조 = 438
Chapter 12 네트워크 = 441
12.1 네트워크의 개요 = 442
12.2 데이터 전송 = 443
12.2.1 트위스트 페어 = 443
12.2.2 동축 케이블 = 444
12.2.3 광섬유 = 444
12.3 통신 채널 할당 = 445
12.3.1 공간 분할 다중화 = 446
12.3.2 주파수 분할 다중화 = 446
12.3.3 시분할 다중화 = 447
12.3.4 동기식 시분할 다중화 = 447
12.3.5 광 파장 분할 다중화 = 449
12.4 통신망 구성 형태 = 449
12.4.1 버스형 = 449
12.4.2 토큰 링 = 451
12.4.3 성형 = 452
12.4.4 트리형 = 453
12.4.5 그물형 = 454
12.5 데이터 교환 방법에 따른 통신망의 유형 = 455
12.5.1 회선 교환 방식 = 456
12.5.2 패킷 교환 방식 = 456
12.6 근거리 통신망(LAN) = 458
12.6.1 네트워크 장비 = 458
찾아보기 = 471
