목차
제1장 컴퓨터의 기초
1.1 컴퓨터의 개요 = 14
1.2 컴퓨터의 역사 = 17
1.2.1 최초의 자동 계산기 = 17
1.2.2 근대 컴퓨터 = 18
1.2.3 컴퓨터의 발전 과정 = 20
1.2.4 Intel Microprocessor = 26
1.3 컴퓨터의 구성 = 28
1.3.1 하드웨어 = 28
1.3.2 소프트웨어 = 32
1.4 컴퓨터의 종류 = 34
1.4.1 데이터 처리 형태에 의한 분류 = 34
1.4.2 하드웨어의 용도에 의한 분류 = 35
1.4.3 컴퓨터의 규모에 의한 분류 = 37
1.5 집적 회로 = 39
1.5.1 TTL(Transistor-Transistor Logic) = 40
1.5.2 ECL(Emitter-Coupling Logic) = 41
1.5.3 MOS(Metal-Oxide Semiconductor) = 42
1.5.4 CMOS = 43
연습문제 = 45
제2장 데이터의 표현
2.1 수의 진법 변환 = 50
2.1.1 진법 변환 = 51
2.1.2 진법 연산 = 55
2.2 수치 데이터의 표현 = 59
2.2.1 고정 소수점 표현 = 59
2.2.2 10진수 데이터 = 61
2.2.3 부동 소수점 표현 = 62
2.3 문자 데이터의 표현 = 64
2.3.1 BCD(binary coded decimal) 코드 = 64
2.3.2 3-초과 코드(excess-3 code) = 65
2.3.3 그레이 코드(Gray code) = 66
2.3.4 알파뉴메릭 코드 = 67
2.3.5 ASCII 코드 = 67
2.3.6 에러 검출의 코드 = 68
연습문제 = 73
제3장 디지털 논리 회로
3.1 디지털 논리 게이트 = 80
3.1.1 인버터와 버퍼의 배치 드라이브 = 81
3.1.2 AND 게이트와 NAND 게이트 = 84
3.1.3 OR 게이트와 NOR 게이트 = 90
3.1.4 XOR 게이트와 XNOR 게이트 = 95
3.1.5 3-상태 버퍼 = 98
3.1.6 결선형 AND와 결선형 OR = 100
3.2 부울 대수 = 104
3.2.1 부울 대수의 가설 = 104
3.2.2 부울 대수의 규칙 = 106
3.3 부울 함수 = 110
3.3.1 부울 함수의 표현 = 110
3.3.2 부울 함수의 간소화 = 112
3.3.3 콘센서스 정리 = 113
3.3.4 함수의 보수 = 114
3.4 부울 함수의 정형과 표준형 = 115
3.4.1 최소항과 최대항 = 115
3.4.2 곱의 합형 = 118
3.4.3 합의 곱형 = 119
3.4.4 최소항과 최대항의 관계 = 121
3.4.5 합의 곱형과 곱의 합형의 관계 = 123
3.5 논리 회로의 간소화 = 124
3.5.1 카르노 맵 = 124
3.5.2 무관 조건 = 133
3.5.3 논리 함수 구현 = 135
3.5.4 XOR와 XNOR 게이트 관계 = 139
연습문제 = 143
제4장 조합 논리 회로
4.1 조합 논리 회로의 해석 = 151
4.2 무관 조건을 갖는 회로의 해석 = 153
4.3 조합 논리 회로의 설계 = 155
4.3.1 반 가산기와 전 가산기 = 156
4.3.2 반 감산기와 전 감산기 = 160
4.3.3 코드 변환기 = 162
4.3.4 디코더와 인코더(decoder and encoder) = 169
4.3.5 멀티플렉서 = 176
4.3.6 멀티플렉서를 사용한 조합 논리 회로 구현 = 179
4.3.7 디멀티플렉서 = 186
4.3.8 MUX와 DEMUX의 조합 논리 = 188
4.3.9 ROM을 이용한 조합 논리 설계 = 189
연습문제 = 191
제5장 순차 논리 회로
5.1 플립플롭 = 199
5.1.1 기본적인 플립플롭 = 199
5.1.2 R-S 플립플롭 = 205
5.1.3 플립플롭의 여기표 = 209
5.2 순차 논리 회로의 해석 = 214
5.2.1 상태표 = 215
5.2.2 상태도 = 215
5.2.3 상태 방정식 = 216
5.3 순차 논리 회로의 설계 = 220
5.4 카운터의 설계 = 226
5.4.1 비동기식 카운터 = 226
5.4.2 동기식 카운터(synchronous counter) = 227
5.4.3 워드 타임 공급기(word time generation) = 232
5.4.4 순차 타임 생성기(sequence time generator) = 232
연습문제 = 234
제6장 기억 장치
6.1 개요 = 240
6.1.1 기억 장치의 계층 구조 = 241
6.1.2 액세스 방법(access mode)에 의한 분류 = 243
6.1.3 기억의 보존성에 의한 분류 = 245
6.1.4 기억 장치의 대역폭(memory bandwidth) = 246
6.2 주 기억 장치 = 247
6.2.1 주 기억 장치의 동작 = 247
6.2.2 주 기억 장치의 종류 = 249
6.3 보조 기억 장치 = 256
6.3.1 자기 테이프 = 257
6.3.2 자기 디스크 = 258
6.3.3 CD-ROM(Compact Disk Read Only Memory) = 261
6.3.4 자기 드럼(magnetic drum) = 262
6.4 고성능 기억 장치 = 264
6.4.1 캐시 메모리(cache memory) = 264
6.4.2 가상 기억 장치 = 267
6.5 연상 기억 장치 = 273
6.6 기억 장치 인터리빙 = 276
6.6.1 상위 인터리빙 = 278
6.6.2 하위 인터리빙 = 280
6.6.3 혼합 인터리빙 = 281
연습문제 = 283
제7장 중앙 처리 장치
7.1 중앙 처리 장치의 기본 구조 = 290
7.1.1 범용 레지스터 = 292
7.1.2 특수 레지스터 = 293
7.1.3 명령어 수행 = 296
7.2 레지스터 전송 = 300
7.2.1 직렬 전송 = 301
7.2.2 병렬 전송 = 302
7.2.3 명령어 세트 = 313
7.2.4 주소 지정 방식(addressing mode) = 319
7.3 데이터 전송을 위한 간단한 컴퓨터 설계 = 326
7.4 RISC와 CISC = 331
7.5 파이프 라인 = 334
연습문제 = 338
제8장 연산 장치
8.1 개요 = 346
8.2 연산 장치의 구성 요소 = 347
8.2.1 산술 연산 장치 = 348
8.2.2 논리 연산 장치 = 360
8.2.3 시프터 레지스터(shifter register) = 361
8.3 처리기 = 362
8.3.1 레지스터 구조 처리기 = 362
8.3.2 스크래치 패드 구조 처리기 = 365
8.4 기타 연산 장치 = 365
8.4.1 승산 = 365
8.4.2 배열 승산기 = 368
8.4.3 제산 = 370
8.4.4 비수치 연산 = 372
연습문제 = 378
제9장 제어 장치
9.1 제어 장치의 구성 = 384
9.2 마이크로 오퍼레이션과 마이크로 사이클 = 386
9.2.1 마이크로 오퍼레이션(micro operations) = 386
9.2.2 마이크로 오퍼레이션의 제어 기능 = 389
9.2.3 마이크로 사이클(micro cycle) = 389
9.3 메이저 상태 = 391
9.3.1 메이저 상태와 타이밍 상태 = 391
9.3.2 인출 사이클(fetch cycle) = 394
9.4 제어 장치 구현 = 398
9.4.1 상태 플립플롭 제어 방식 = 399
9.4.2 순차 레지스터와 디코더 제어 방식 = 400
9.4.3 PLA 제어 방식 = 401
9.4.4 마이크로 프로그램 제어(micro program control) 방법 = 401
9.5 마이크로 명령어 = 402
9.6 주소 순서기 = 404
9.6.1 주소 순서기(address sequencing) = 404
9.6.2 명령어 해독기 = 406
9.7 연산 제어 장치 설계 = 407
9.7.1 가／감산기 분석 = 407
9.7.2 가／감산기 알고리즘 = 408
9.7.3 가／감산기 제어 신호 = 409
9.8 간단한 컴퓨터 설계 = 416
연습문제 = 424
제10장 인터럽트
10.1 인터럽트의 필요성 = 430
10.2 인터럽트 체제와 동작 원리 = 432
10.2.1 인터럽트 요청 = 433
10.2.2 인터럽트 처리 = 437
10.2.3 인터럽트 취급 루틴 = 443
10.3 우선 순위 인터럽트 체제 = 450
10.3.1 단일 회선 인터럽트 체제의 우선 순위 = 451
10.3.2 다중 회선 인터럽트 체제의 우선 순위 = 454
연습문제 = 456
제11장 입／출력 장치
11.1 입／출력 장치 개요 = 462
11.2 입／출력 모듈 = 465
11.3 입／출력 주소 지정 = 466
11.3.1 주 기억 장치 사상 입／출력 = 467
11.3.2 고립형 입／출력 = 467
11.4 입／출력 방법 = 468
11.4.1 프로그램에 의한 입／출력(programmed input output) = 468
11.4.2 인터럽트 처리에 의한 입／출력(interrupt processed input output) = 472
11.4.3 DMA(Direct Memory Access) 제어기를 사용한 입／출력 = 473
11.4.4 채널 입／출력(channel input output) = 476
11.4.5 입／출력 전용 컴퓨터에 의한 입／출력 = 479
11.5 입／출력 인터페이스 종류 = 481
11.5.1 데이터 전송 방식에 의한 분류 = 481
11.5.2 동기 방식에 의한 분류 = 484
11.5.3 전송 방향에 의한 분류 = 484
11.5.4 외부 입／출력 버스 방식 = 484
연습문제 = 487
제12장 시스템 버스와 I／O 버스
12.1 시스템 버스 = 494
12.1.1 시스템 버스의 조직 = 494
12.1.2 시스템 버스의 기본 동작 = 497
12.1.3 시스템 버스의 중재 = 500
12.2 I／O 버스 = 503
12.2.1 I／O 버스 = 503
12.2.2 입／출력 버스의 종류 = 504
12.2.3 SCSI = 512
12.2.4 칩셋(chipset) = 514
연습문제 = 518
제13장 네트워크
13.1 네트워크의 개요 = 522
13.2 데이터 전송 = 524
13.2.1 통신망의 전송 매체 = 524
13.3 통신 채널 할당 = 526
13.3.1 공간 분할 다중화(SDM : Space Division Multiplexing) = 526
13.3.2 주파수 분할 다중화(FDM : Frequency Division Multiplexing) = 527
13.3.3 시분할 다중화(TDM : Time Division Multiplexing) = 528
13.3.4 동기식 시분할 다중화(STDM : Synchronous Time Division Multiplexing) = 528
13.3.5 광 파장 분할 다중화(WDM : Wavelength Division Multiplexing) = 530
13.4 통신망 구성 형태 = 530
13.4.1 버스형(bus type) = 530
13.4.2 토큰 링(token ring) = 532
13.4.3 성형 구성(star type) = 533
13.4.4 트리형(tree type) = 535
13.4.5 그물형(mesh type) = 535
13.5 데이터 교환 방법에 따른 통신망의 유형 = 536
13.5.1 회선 교환 방식(Circuit Switching) = 537
13.5.2 패킷 교환 방식(Packet Switching) = 538
13.6 근거리 통신망(LAN) = 539
13.6.1 네트워크 장비 = 540
연습문제 = 548
색인 = 553
