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(최신)컴퓨터구조 개정증보판

(최신)컴퓨터구조 개정증보판 (Loan 36 times)

Material type
단행본
Personal Author
이종희 조우현
Title Statement
(최신)컴퓨터구조 / 이종희 ; 조우현 공저.
판사항
개정증보판
Publication, Distribution, etc
서울 :   영과일 ,   1997.  
Physical Medium
405 p. : 삽도 ; 26cm.
ISBN
8985405357
Bibliography, Etc. Note
찾아보기 포함
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Holdings Information

No. Location Call Number Accession No. Availability Due Date Make a Reservation Service
No. 1 Location Sejong Academic Information Center/Science & Technology/ Call Number 004.22 1997b Accession No. 151052194 Availability Available Due Date Make a Reservation Service C
No. 2 Location Sejong Academic Information Center/Science & Technology/ Call Number 004.22 1997b Accession No. 151052195 Availability Available Due Date Make a Reservation Service C

Contents information

Author Introduction

이종희(지은이)

<신경향 C-Language>

Information Provided By: : Aladin

Table of Contents


목차

제1장 컴퓨터 시스템

 1.1 컴퓨터와 계산 = 11

 1.2 컴퓨터와 시스템 = 13

 1.3 컴퓨터의 기능과 구조 = 16

  1.3.1. 컴퓨터의 기능(Function) = 17

  1.3.2. 컴퓨터의 구조 = 19

 1.4. 컴퓨터 시스템의 발전 = 22

  1.4.1. 제 1세대(1946 - 1953) = 24

  1.4.2. 제 2세대(1952 - 1963) = 24

  1.4.3. 제 3세대(1962 - 1975) = 25

  1.4.4. 제 4세대(1972 - 1980년대 후반) = 25

  1.4.5. 현 세대 = 26

제2장 정보 표현

 2.1. 2진 코드(Binary Code) = 32

 2.2 수 체계(Number Systems) = 34

  2.2.1. 2진법(Binary System) = 35

  2.2.2. 2진수와 10진수의 상호 변환 = 36

  2.2.3. 16진법 = 40

 2.3. 정수 표현 = 42

 2.4. 부동 소수점(Floating - Point)표현 = 46

 2.5. 문자 코드 = 51

제3장 디지털 논리(Digital Logic)

 3.1. 부울 대수(Boolean Algebra) = 61

 3.2. 게이트(Gates) = 63

 3.3. 조합 논리 회로(Combinational Logic Circuits) = 66

  3.3.1. 멀티플렉서(Multiplexers) = 70

  3.3.2. 디코더(Decoders) = 72

  3.3.3  PLA(Programmable Logic Array) = 77

  3.3.4  ROM(Read - Only Memory) = 80

  3.3.5. 덧셈기(Adders) = 81

 3.4. 순서 논리 회로(Sequential Logic Circuits) = 85

  3.4.1. 플립플롭(Flip - Flops) = 85

  3.4.2. 레지스터(Registers) = 89

제4장 컴퓨터 연산

 4.1. 산술 논리 연산 장치 = 101

 4.2. 정수 연산 = 102

  4.2.1. 덧셈과 뺄셈 = 103

  4.2.2. 곱셈 = 106

  4.2.3. 나눗셈 = 114

 4.3. 부동 소수점 연산(Floating - Point Arithmetic) = 118

  4.3.1. 덧셈과 뺄셈 = 119

  4.3.2. 곱셈과 나눗셈 = 122

  4.3.3. 정밀도 및 반올림 = 124

 4.4. 논리 연산 = 126

제5장 기억장치

 5.1. 컴퓨터 기억 시스템의 특징 = 135

  5.1.1. 위치(Location) = 136

  5.1.2. 물리적 유형(Physical Tyoe) = 137

  5.1.3. 용량(Capacity) = 137

  5.1.4. 물리적 특성(Physical Characteristics) = 137

  5.1.5. 전송 단위(Unit Of Transfer) = 139

  5.1.6. 접근 방법(Access Method) = 139

  5.1.7. 성능(Performance) = 141

 5.2. 기억 장치의 계층 구조 = 142

 5.3. 반도체 주기억장치 = 146

  5.3.1. 반도체 기억 장치의 종류 = 146

  5.3.2. 기억 장치의 구성 = 148

 5.4. 고성능 기억 장치 = 156

  5.4.1. 인터리빙 기억 장치(Interleaving Memory) = 157

  5.4.2. 내용식 접근 기억 장치 = 159

  5.4.3. 캐시 기억장치(Cache Memory) = 160

제6장 인스트럭션 집합

 6.1. 인스트럭션의 특성 = 194

  6.1.1. 인스트럭션의 표현 = 195

  6.1.2. 인스트럭션 유형 = 197

  6.1.3. 주소의 수 = 198

  6.1.4. 인스트럭션 집합 설계 = 201

 6.2. 오퍼랜드의 유형 = 202

  6.2.1. 수치(Numbers) = 202

  6.2.2. 문자(Characters) = 203

  6.2.3. 논리 데이터(Logical Data) = 204

 6.3. 연산의 종류 = 205

  6.3.1. 데이터 전송 = 205

  6.3.2. 산술 및 논리 연산자(Operator) = 206

  6.3.3. 입력 / 출력 = 207

  6.3.4. 시스템 제어 = 207

  6.3.5. 제어의 전송 = 207

 6.4. 어셈블리 언어 = 214

 6.5. 스택(Stacks) = 216

 6.6. 인스트럭션의 주소 지정 방식 = 221

  6.6.1. 묵시적 주소 지정(implicit addressing) = 223

  6.6.2. 즉시 주소 지정(immediate addressing) = 224

  6.6.3. 레지스터 주소지정(register addressing) = 224

  6.6.4. 레지스터 간접 주소 지정 = 225

  6.6.5. 직접 또는 절대 주소 지정 = 226

  6.6.6. 간접 주소 지정(Indirect addressing) = 227

  6.6.7. 상대 및 베이스 레지스터 주소지정 = 228

  6.6.8. 인덱스 레지스터 주소 지정 = 231

  6.6.9. 자동 증가, 자동 감소 주소 지정 = 233

 6.7. 인스트럭션 포맷(Instruction Formats) = 234

  6.7.1. 인스트럭션 길이 = 234

  6.7.2. 비트의 할당 = 236

제7장 CPU의 구조와 기능

 7.1. CPU의 구조 = 243

 7.2. 레지스터의 구성 = 245

  7.2.1. 사용자 이용 가능 레지스터 = 246

  7.2.2. 제어 및 상태 레지스터 = 247

 7.3. 인스트럭션 사이클(Instruction Cycle) = 248

  7.3.1. 인스트럭션 패치(Fetch)와 실행(Execute) 사이클 = 248

  7.3.2. 인터럽트(Interrupt) 사이클 = 253

  7.3.3. 간접(Imdirect) 사이클 = 256

  7.3.4. 데이타의 흐름 = 257

 7.4. 인스트럭션 파이프라인(Pipeline) = 259

제8장 제어 장치

 8.1. 마이크로오퍼레이션 = 268

  8.1.1. 패치 사이클 = 269

  8.1.2. 간접 사이클 = 272

  8.1.3. 인터럽트 사이클 = 273

  8.1.4. 실행 사이클 = 273

  8.1.5.  인스트럭션 사이클 = 275

 8.2. CPU의 제어 = 277

  8.2.1. 기능적 요구 = 277

  8.2.2. 제어 신호(Control Signals) = 279

  8.2.3. 간단한 예 = 281

  8.2.4. 내부 CPU 구조 = 283

 8.3. 하드웨어에 의한 구현 = 285

  8.3.1. 제어 장치의 입력 = 285

  8.3.2. 제어 장치의 논리 = 287

 8.4. 마이크로프로그램에 의한 구현 = 288

  8.4.1. 마이크로인스트럭션(Microinstructions) = 289

제9장 시스템 연결

 9.1. 버스 연결 = 301

 9.2. 버스 제어 = 304

  9.2.1. 인터페이스 = 305

  9.2.2. 전송 타이밍= 307

 9.3. 버스 중재(Arbitration) = 312

 9.4. 데이터 통신(Data Communication) = 315

  9.4.1. 데이터 전송(Data Transmission) = 315

  9.4.2. 데이터 인코딩(Data Encording) = 317

  9.4.3. 데이터 링크 제어 = 321

  9.4.4. 멀티플렉싱(Multiplexing) 기법 = 323

 9.5. 데이터 통신망 = 324

제10장 입력 / 출력

 10.1. 외부 장치 = 332

  10.1.1. 비디오 디스플레이 단말기 = 334

  10.1.2. 디스크 구동기 = 334

 10.2. 입출력 모듈 = 335

  10.2.1. 모듈의 기능 = 335

  10.2.2. 입출력 모듈의 구조 = 337

 10.3. 프로그램에 의한 입출력 = 339

  10.3.1. 개념 = 340

  10.3.2. 입출력 명령(Commands) = 340

  10.3.3. 입출력 주소 지정(Addressing) = 342

 10.4. 인터럽트에 의한 입출력 = 345

  10.4.1. 인터럽트 처리 = 346

  10.4.2. 인터럽트 선택 = 347

  10.4.3. 인터럽트 벡터(Vectored Interrupt) = 349

 10.5. 직접 기억 장치 접근 = 352

 10.6. 입출력 채널(Channels)와 처리기 = 355

  10.6.1. 채널에 의한 입출력 = 357

  10.6.2. 채널 인스트럭션 = 358

  10.6.3. 채널의 종류 = 360

제11장 운영체제

 11.1. 운영 체제 개요 = 369

  11.1.1. 사용자와 컴퓨터의 인터페이스로서의 운영 체제 = 370

  11.1.2. 자원의 관리자로서의 운영 체제 = 371

  11.1.3. 운영 체제의 종류 = 373

 11.2. 스케줄링 = 379

  11.2.1. 고급 스케줄링(High - level Scheduling) = 379

  11.2.2. 단기 스케줄링(Short - term Scheduling) = 380

 11.3. 기억 장치 관리 = 385

  11.3.1. 교체(Swapping) = 386

  11.3.2. 분할(Partitioning) = 387

  11.3.3. 페이징(Paging) = 389

  11.3.4. 가상 기억 장치(Virtual Memory) = 391

  11.3.5. 세그먼테이션(Segmentation) = 393



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