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컴퓨터구조론 개정판

컴퓨터구조론 개정판 (Loan 13 times)

Material type
단행본
Personal Author
김수홍
Title Statement
컴퓨터구조론 = Computer system architecture / 김수홍 저.
판사항
개정판.
Publication, Distribution, etc
서울 :   21세기사 ,   2003.  
Physical Medium
555 p. : 삽도 ; 26 cm.
기타표제
컴퓨터 구조의 이론적인 지침서
ISBN
8987001407
Bibliography, Etc. Note
참고문헌(p.534-537)과 색인수록(p.538-555)
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300 ▼a 555 p. : ▼b 삽도 ; ▼c 26 cm.
504 ▼a 참고문헌(p.534-537)과 색인수록(p.538-555)

Holdings Information

No. Location Call Number Accession No. Availability Due Date Make a Reservation Service
No. 1 Location Main Library/Education Reserves(Health Science)/ Call Number 004.22 2003 Accession No. 141022978 Availability Available Due Date Make a Reservation Service B M
No. 2 Location Main Library/Monographs(3F)/ Call Number 004.22 2003 Accession No. 111241273 Availability Available Due Date Make a Reservation Service B M

Contents information

Author Introduction

김수홍(지은이)

<컴퓨터구조론>

Information Provided By: : Aladin

Table of Contents


목차
제1장 컴퓨터의 기초지식
 1.1 컴퓨터의 발전 과정 = 18
  1.1.1 제1세대 컴퓨터 (1942-1958) = 21
  1.1.2 제2세대 컴퓨터 (1959-1963) = 22
  1.1.3 제3세대 컴퓨터 (1965-1974) = 22
  1.1.4 제4세대 컴퓨터 (1974-?) = 24
 1.2 컴퓨터의 종류 = 26
  1.2.1 데이터의 형태에 의한 분류 = 26
  1.2.2 용도에 의한 분류 = 27
  1.2.3 규모에 의한 분류 = 28
 1.3 컴퓨터와 인간 = 28
 1.4 컴퓨터의 기능 = 31
 1.5 컴퓨터의 구성 = 32
  1.5.1 하드웨어와 소프트웨어 = 32
  1.5.2 하드웨어 장치의 구성 = 34
제2장 데이터의 표현
 2.1 데이터 표현의 중요성 = 38
 2.2 진법과 변환 = 38
  2.2.1 10진법 = 39
  2.2.2 2진법 = 41
  2.2.3 8진법 = 41
  2.2.4 16진법 = 42
  2.2.5 진법의 변환 = 43
 2.3 2진수 연산 = 43
  2.3.1 덧셈 = 43
  2.3.2 뺄셈 = 44
  2.3.3 곱셈 = 44
  2.3.4 나눗셈 = 45
 2.4 비트와 바이트 = 45
 2.5 데이터 표현 방식 = 48
  2.5.1 숫자 데이터 형식 = 48
  2.5.2 문자 데이터 형식 = 54
제3장 디지털 시스템과 논리 회로
 3.1 부울 대수 = 68
  3.1.1 부울 대수의 개념 = 68
  3.1.2 부울 대수의 기본 연산 = 69
  3.1.3 부울 대수의 기본 법칙 = 70
  3.1.4 논리 함수의 간소화 = 72
  3.1.5 카르노도 = 77
 3.2 논리 게이트 = 84
  3.2.1 기본 게이트 = 84
  3.2.2 논리 회로도 = 91
  3.2.3 와이어드 게이트 = 92
 3.3 조합 논리 회로 = 94
  3.3.1 조합 논리 회로의 분석 = 94
  3.3.2 논리 회로의 간소화 = 96
  3.3.3 논리 회로의 설계 = 98
  3.3.4 덧셈과 뺄셈 회로 = 100
 3.4 순차 논리 회로 = 113
  3.4.1 멀티바이브레이터(multivibrator) = 113
  3.4.2 플립플롭 회로 = 114
  3.4.3 순차 논리 회로의 설계 = 119
  3.4.4 계수기 = 125
 3.5 디지털 집적 회로 = 130
  3.5.1 디지털 집적 회로와 LSI = 132
  3.5.2 집적 회로의 구성 = 132
  3.5.3 DTL = 134
  3.5.4 TTL = 135
  3.5.5 MOS = 136
제4장 기억 장치
 4.1 기억 장치의 특성 = 140
  4.1.1 기억장치 계층(memory hierarchy) = 140
  4.1.2 액세스 율과 방법 = 141
  4.1.3 기억의 보존성 = 143
  4.1.4 사이클 타임과 데이터 전송률(data transfer rate) = 145
 4.2 주기억 장치의 종류 = 146
  4.2.1 자기 코어 기억 장치 = 146
  4.2.2 반도체 기억 장치 = 147
  4.2.3 주기억 장치의 기능 = 150
  4.2.4 주기억 장치의 스택 = 151
 4.3 보조 기억 장치 = 152
  4.3.1 자기 드럼(magnetic drum) = 153
  4.3.2 자기 디스크(magnetic disk) = 154
  4.3.3 자기 테이프(Magnetic Tape) = 157
 4.4 고속 기억 장치(high-speed memory) = 159
  4.4.1 캐쉬 기억장치(cache memory) = 159
  4.4.2 디스크 캐쉬(disk caches) = 162
 4.5 가상 기억 장치 = 163
  4.5.1 가상 기억 장치와 기억장치 계층 구조 = 163
  4.5.2 기억장치 계층 구조(memory hierarchy) = 164
  4.5.3 가상 기억 장치(virtual memory) = 166
  4.5.4 페이징(paging) = 169
  4.5.5 세그먼테이션(segmentation) = 172
  4.5.6 세그먼테이션과 페이징 = 175
  4.5.7 기억장치 인터리빙 = 176
 4.6 시간 계산 = 183
  4.6.1 프로세서 속도와 기억장치 속도의 조화 = 183
  4.6.2 기억장치 지연 시간과 기억장치 액세스 타임의 계산 = 183
제5장 중앙 처리 장치
 5.1 CPU 의 구성 = 188
 5.2 레지스터의 구성 = 189
  5.2.1 사용자용 레지스터 = 190
  5.2.2 제어 레지스터와 상태 레지스터 = 191
  5.2.3 인텔 80486 CPU의 구성 = 192
  5.2.4 레지스터 파일과 윈도우 = 195
 5.3 명령어 사이클 = 197
  5.3.1 간접 사이클(indirect cycle) = 199
  5.3.2 데이터의 흐름 = 200
 5.4 연산장치 = 202
  5.4.1 정수의 표현 = 203
  5.4.2 정수의 연산 = 205
 5.5 부동 소수점 연산 = 220
  5.5.1 부동 소수점 수의 표현 = 220
  5.5.2 부동 소수점 수의 연산 = 223
 5.6 주소 지정 방식 = 230
  5.6.1 주소 공간과 기억 공간 = 230
  5.6.2 주소 지정 방식 = 232
  5.6.3 주소 표현 방식 = 233
  5.6.4 절대 주소와 상대 주소 = 234
  5.6.5 주소의 정밀도 = 235
  5.6.6 주소 사용의 형태 = 235
 5.7 명령어 형식 = 237
  5.7.1 3 - 주소 형식 = 237
  5.7.2 2 - 주소 형식 = 238
  5.7.3 1 - 주소 형식 = 239
  5.7.4 0 - 주소 형식 = 240
제6장 제어 장치
 6.1 개요 = 246
  6.1.1 마이크로 사이클 = 246
  6.1.2 제어 = 246
  6.1.3 메이저 상태와 타이밍 = 249
 6.2 마이크로 오퍼레이션 = 254
 6.3 CPU의 제어 = 261
  6.3.1 기능 요건 = 261
  6.3.2 제어 신호(control signals) = 262
  6.3.3 제어 신호의 예 = 264
  6.3.4 CPU의 내부 구성 = 266
 6.4 고정 배선식 구현 = 267
  6.4.1 제어장치의 입력 = 268
  6.4.2 제어장치의 회로 = 269
 6.5 마이크로 프로그램식 구현 = 270
  6.5.1 마이크로 명령어(micro instructions) = 271
  6.5.2 마이크로 프로그램 식의 제어장치 = 274
  6.5.3 윌키스 제어(Wilkes Control) = 276
제7장 입출력 시스템과 인터럽트
 7.1 개요 = 282
  7.1.1 입출력 지시어(I/O Commands) = 283
  7.1.2 입출력 인터페이스 = 283
  7.1.3 입출력 주소공간 = 284
  7.1.4 데이터 전송 방법 = 285
  7.1.5 직렬 전송 표준 = 288
  7.1.6 주변장치 제어기(peripheral controller) = 289
 7.2 입출력 방법 = 290
  7.2.1 프로그램된 입출력 = 290
  7.2.2 인터럽트 구동 입출력 = 291
  7.2.3 DMA 입출력 = 293
 7.3 채널과 입출력 프로세서 = 296
 7.4 인터럽트 = 297
  7.4.1 발생 원인 = 297
  7.4.2 인터럽트의 종류 = 298
  7.4.3 인터럽트의 동작 원리와 체제 = 299
  7.4.4 우선 순위 체제 = 311
 7.5 멀티 미디어 = 318
  7.5.1 오디오와 비디오 = 320
  7.5.2 멀티미디어 시스템 = 322
  7.5.3 네트워킹 = 323
 7.6 압축 = 324
제8장 버스 연결 구조
 8.1 버스의 개념 = 332
  8.1.1 버스의 전송 = 333
  8.1.2 버스의 중재(bus arbitration) = 335
  8.1.3 버스 신호선의 할당 = 339
  8.1.4 버스 프로토콜 = 341
 8.2 표준 버스의 종류와 특징 = 345
  8.2.1 Multibus Ⅱ = 345
  8.2.2 VME 버스 = 351
  8.2.3 Futurebus+ = 357
  8.2.4 그 밖의 버스 = 364
제9장 상호 연결 네트워크
 9.1 개요 = 378
 9.2 단순 네트워크 = 379
 9.3 컴퓨터와 연결 = 386
 9.4 전송 매체 = 389
 9.5 상호 연결 네트워크 = 392
  9.5.1 공용 전송 매체와 교환 전송 매체 = 392
  9.5.2 스위치 위상(switch topology) = 394
  9.5.3 연결과 비연결 통신 = 399
  9.5.4 라우팅(routing) = 400
  9.5.5 혼잡 제어 (congestion control) = 401
 9.6 표준화와 결함 허용 = 403
  9.6.1 표준화 = 403
  9.6.2 노드 결함 허용 (Node Fault Tolerance) = 403
 9.7 상호연결 네트워크의 예 = 404
제10장 RISC 프로세서
 10.1 프로세서의 분석 = 410
 10.2 RISC의 발전 과정 = 414
 10.3 RISC 설계의 기본 원리 = 416
  10.3.1 복잡한 명령어의 제거 = 416
  10.3.2 주기억 장치 액세스 명령어의 제한 = 416
  10.3.3 주소지정 방식의 단순화 = 417
  10.3.4 파이프라이닝 = 419
  10.3.5 마이크로프로그램의 제거 = 421
  10.3.6 고정된 명령어 형식 = 421
 10.4 레지스터 세트의 설계 = 422
 10.5 상용 RISC의 예 = 426
  10.5.1 SPARC = 426
  10.5.2 MIPS = 433
제11장 병렬 처리 컴퓨터
 11.1 개요 = 440
  11.1.1 분할 = 441
  11.1.2 스케줄링 = 442
  11.1.3 동기화 = 442
  11.1.4 캐쉬 메모리 = 442
 11.2 병렬처리 컴퓨터의 구조 = 443
 11.3 파이프라인 구조와 벡터 프로세서 = 447
  11.3.1 파이르파인 구조 = 447
  11.3.2 벡터 프로세서 = 451
  11.3.3 벡터 프로세서의 사례 = 453
  11.3.4 소프트웨어 측면 = 458
 11.4 SIMD와 배열 프로세서 = 460
  11.4.1 배열 프로세서의 사례 = 462
  11.4.2 벡터 프로세서와 배열프로세서의 비교 = 466
 11.5 다중 프로세서 시스템 = 467
  11.5.1 기본 특성 = 470
  11.5.2 병렬화의 단위 = 471
  11.5.3 동기화 = 471
  11.5.4 메모리 호출지연 = 471
 11.6 데이터 플로우 컴퓨터 = 472
  11.6.1 병렬 계산과 데이터 플로우 모델 = 473
  11.6.2 데이터 플로우 그래프 = 476
  11.6.3 데이터 플로우 프로그래밍 언어 = 478
  11.6.4 데이터 플로우 컴퓨터 = 478
제12장 차세대 컴퓨터 기술
 12.1 신경망 컴퓨터 = 482
  12.1.1 개요 = 482
  12.1.2 뉴론과 뉴럴 네트워크 = 487
  12.1.3 뉴럴 네트워크 컴퓨팅의 전망 = 489
 12.2 광 컴퓨터 = 490
  12.2.1 개요 = 490
  12.2.2 광 컴퓨팅의 아키텍처 = 492
  12.2.3 광 뉴로 컴퓨터 = 494
  12.2.4 광 뉴로칩 = 496
  12.2.5 향후 과제 = 496
 12.3 퍼지 컴퓨터 = 497
  12.3.1 퍼지 이론의 개요 = 497
  12.3.2 퍼지 집합 = 498
  12.3.3 퍼지 관계 = 502
  12.3.4 퍼지 추론 = 503
  12.3.5 퍼지 하드웨어 = 506
참고문헌 = 511
색인 = 515


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